题目对人有帮助，内容完整，我也想知道答案 0 题目没有实际价值，缺少关键内容，没有改进余地 在一个FPGA项目中，既有建立时间异常（setup violation），也有保持时间异常（hold violation），应该如何修改设计以使其正常工作？ 回答后才能看到答案和解析 收藏 编辑 举报 金剑走偏锋 6年前上传
